Repository navigation
unary‐prescaler1:4
| ⬅️ Prev | Navegar por los circuitos | Next ➡️ |
|---|
- Ficha: Divisor del reloj del sistema entre 4
- Descargas
- Descripción
- Prescaler 1:4
- Principio del prescaler 1:4
- Árbol de relojes
- Señal periódica
- Fase inicial
- Evolución del estado
- Diagrama de estado
- Cronograma
- Medición con el analizador lógico
- Ciclo de trabajo
- Recursos
- Conceptos nuevos
- Enlaces
- Autor
- Licencia
- Circuito Icestudio: prescaler1_3.ice
- Ficha circuito: (SVG) (PDF) (PNG)
Este circuito genera una señal de salida cuya frecuencia es la cuarta parte de la de entrada. Es decir, que divide la frecuencia del reloj del sistema entre 4:
Para generar esta señal se utiliza un contador unario módulo 4. Por eso el circuito es similar a unary-mod4 tomando como salida el bit de la derecha
La cuenta que realiza el contador comienza con un valor inicial, que es 000 por defecto. Tiene esta pinta:
- Valor inicial
000: 000-100-110-111-000-... - Valor inicial
100: 100-110-111-000-100... - Valor inicial
110: 110-111-000-100-110... - Valor inicial
111: 111-000-100-110-111...
Este valor inicial determina la fase inicial
Definimos un prescaler 1:4 como un circuito que genera a su salida una señal con frecuencia igual a la cuarta parte de la del reloj del sistema. Los pulsos que genera esta señal son tics: tienen una anchura igual al periodo del reloj del sistema
- Para generar una señal de frecuencia Fsys/4 hay que utilizar un contador unario módulo 4, y tomar como salida la del biestable de la derecha
Mediante el circuito prescaler1:4 obtenemos la señal de frecuencia Fsys/4, que en el caso de la Alhambra-II es de 3Mhz. Así es como queda el árbol de relojes
La señal generada tiene un periodo de 4 ciclos. Si partimos del oscilador genérico, lo dividimos en 4 sectores iguales, uno por ciclo. Con esto obtenemos las fases donde la señal cambia de ciclo: φ=0, φ=90, φ=180 y φ=-90
Esta es la función digital:
En esta figura se muestra la representación gráfica. El oscilador es continuo y va girando en sentido antihorario. Según entra en los diferentes sectores la función toma los valores digitales correspondientes 0 ó 1
El oscilador puede comenzar en los valores 000, 100, 110 y 111, que se corresponden con las fases iniciales
Esta es la evolución del estado del circuito, en función de la fase inicial del oscilador
El diagrama de estados es el mismo que unary-mod3. La diferencia está en el valor inicial, que determina el punto de arranque y por tanto el valor de la señal en el instante inicial
Estos son los cronogramas de las 4 señales que se se generan en función de la fase inicial
Esta es la medición del circuito cuando el valor inicial es 000 (Fase 0). se comprueba que efectivamente la señal de salida es de 3MHZ

- Medición de la señal con el valor inicial
100(Fase 90)

- Medición de la señal con el valor inicial
110(Fase 180)

- Medición de la señal con el valor inicial
111(Fase -90)

Comprobamos que la frecuencia de todas las señales es la misma: 3Mhz (con independencia de la fase inicial)
El ciclo de trabajo de todas las señales es el mismo: del 25%, con independencia de la fase inicial
- Recursos consumidos cuando INI≠
111
| Recurso | Cantidad | Máximo | Descripcioin |
|---|---|---|---|
| LC | 5 | 7680 | Celdas lógicas |
| IO | 2 | 256 | Bloques de E/S |
- Recursos consumidos cuando INI=
111
| Recurso | Cantidad | Máximo | Descripcioin |
|---|---|---|---|
| LC | 6 | 7680 | Celdas lógicas |
| IO | 2 | 256 | Bloques de E/S |
-
Prescaler 1:4: Circuito que obtiene una señal con frecuencia de salida igual a la cuarta parte de la del sistema:
$F_{out}=\frac{F_{Sys}}{4}$ - Principio del prescaler 1:4: Para generar una señal de frecuencia Fsys/4 hay que utilizar un contador unario módulo 4, y tomar como salida la del biestable de la derecha
- iceGates: Colección de Icestudio con puertas lógicas
- Colección iceFF: Colección para Icestudio. Biestables
- Cuaderno ténico CT18 de FPGAs Libres: Fundamentos. Sistema unario
- Juan González-Gómez (Obijuan)
- shift
- shift-reg2
- sreg-02-sys-sr-basic🟡
- sreg-concat-left
- sreg-concat-right
- concat-sysdff-sreg2
- concat-sreg2-sysdff
- sreg-03-sys-sr-basic🟡
- concat-sreg2-sreg2
- sreg-04-sys-sr-basic🟡
- unary-ii🔵
- unary-iii
- unary-n🔴
- unary-ii-timer
- unary-ii-timer-bmax
- unary-iii-timer
- sreg-unary-ii-timer
- sreg-unary-iii-timer
- unary-n-timer
- sreg-unary-n-timer
- unary-ii-wait🔵
- unary-ii-wait2🔵
- unary-ii-wait2-simp
- unary-ii-rst
- unary-iii-rst
- unary-mod3🔵
- unary-mod4
- unary-modn
- unary-mod2🔵
- unary-prescaler1:2
- unary-prescaler1:2-ini
- unary-prescaler1:3
- unary-prescaler1:4
- unary-prescaler1:n
- heart-prescaler1:2🟡
- 1hot-ii🔵
- 1hot-iii
- 1hot-n
- 1hot-ii-timer
- 1hot-iii-timer
- zero-sreg-1hot-iii-timer
- tic0🟡
- tic0-sreg-1hot-iii-timer
- 1hot-n-timer
- 1hot-mod2🚧
🚧 TODO 🚧
- 🟡: Nuevo bloque introducido
- 🔵: Circuito importante
- 🔴: Presentación de limitaciones y retos a superar