• Ficha: Temporizador 1-hot de 3 biestables
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• Circuito Icestudio: 1hot-ii-timer.ice
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Temporizador unario de 3 biestables, que cuenta hasta el ciclo 2, y activa la señal MAX. Se construye a partir del contador 1-hot de 3 biestables, 1hot-iii, quedándose sólo con la salida del biestable derecho. El resto de biestables no están conectados hacia el exterior

Este es el diagrama de estado del circuito 1hot-iii-timer, que es similar al de 1hot-iii. El estado inicial es 000, que representa la cuenta 0 (ciclo 0)

En el siguiente ciclo se pasa al estado 010 (ciclo 1), y en el siguiente al 001 (ciclo 2) y se activa la señal max para indicar que se ha llegado a la cuenta máxima. En el siguiente ciclo se produce el desbordamiento (overflow)

La salida del circuito 1hot-iii-timer es la señal MAX que se toma del biestable de más a la derecha

La señal MAX es la que se saca de B0. Es un tic en el ciclo 1

El tic se pone a 1 cuando el contador a alcanzado su valor máximo

Realizamos la medición de la señal MAX. Necesitamos utilizar la señal time0, para detectar el BIT-BANG

Este es el resultado:

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• Colección iceK: Colección para Icestudio. Constantes
• Colección iceFF: Colección para Icestudio. Biestables
• Cuaderno ténico CT18 de FPGAs Libres: Fundamentos. Sistema unario

• Juan González-Gómez (Obijuan)