LVS常见的问题有，verilog netlist 信息不全（missing instance 、missing pg信息、instance或net名字重复使用），gds label错误（缺省、层次错误、位置错误、名称错误）、short与open。
常见的原因就是PR在产生verilog网表时没有把有电路（circuit）的physical cell写到verilog网表里（如示例1）。
示例1
分析报告，LAOUT NAME对应gds，SOURCE NAME对应vierlog网表，现在网表中缺少与X511/M1对应的instance的MP（PMOS）管，通过坐标在PR layout中找到它的位置，进一步确认缺少的cell类型为FILLER，什么样的FILLER（physical cell）需要写到网表里呢？判断方式如下：</
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看calibrelvs错误报告的方法
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