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个人简介:毕业于国内某985高校硕士,平时做了很多设计,在这里分享下技术,可以共同交流一起进步!

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Bridging-IDDQ-Path Delay故障模型深入剖析

本文系统剖析了Bridging、IDDQ、Path Delay三大高级故障模型的原理、建模方法、检测手段以及Cell-Aware缺陷导向测试范式,并结合Synopsys TetraMAX、Siemens Tessent、Cadence Modus三大主流ATPG工具给出了工程化实战方案。Bridging故障模型:从AND/OR的理想桥演进到Dominant电压计算和多档电阻性桥,配合版图驱动桥库提取,可以有效覆盖先进工艺下的金属桥、光刻残留等高风险缺陷。
原创
博文更新于 2026.09.03 ·
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电源噪声与IR-Drop感知DFT测试

At-speed测试是检测深亚微米工艺下延迟缺陷(Delay Defect)的关键手段。其基本原理是:在shift阶段以较低频率将测试向量串行移入扫描链,随后在capture阶段以系统工作频率施加一个或多个捕获时钟脉冲,通过比较捕获响应来暴露路径延迟故障。
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博文更新于 2026.09.02 ·
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IO-PLL-DLL-PHY接口DFT与高速串行测试

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2.5D-3D IC测试与TSV可测性设计

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博文更新于 2026.09.02 ·
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芯片老化预测与在线自测试(LBIST-Margin Test)

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博文更新于 2026.08.31 ·
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Iddq与Quiescent电流测试技术

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博文更新于 2026.08.31 ·
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容错计算与可靠芯片DFT设计

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博文更新于 2026.08.30 ·
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Scan Chain Debug与扫描链故障定位

scan chain debug
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RISC-V处理器DFT与特权模式测试

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X源处理与未知值测试(Masking-X-Tolerant压缩)

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汽车电子DFT与功能安全(ISO 26262)测试

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DFT自动化流程与Tcl脚本工程实践

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模拟混合信号电路BIST与可测性设计

模拟电路BIST
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博文更新于 2026.08.25 ·
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AI与机器学习在芯片测试中的应用

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博文更新于 2026.08.25 ·
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DFT设计规则检查与可测性约束

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博文更新于 2026.08.24 ·
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测试时间优化与多站点并行测试

测试时间优化
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博文更新于 2026.08.24 ·
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DFT硅后诊断与良率提升技术

DFT硅后测试
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博文更新于 2026.08.23 ·
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ATE测试系统与芯片测试程序开发

量产测试的终极目标是在可控成本下提供可量化的质量保证。业界常用DPM(Defects Per Million,每百万缺陷数)衡量出厂质量,目标通常在几十DPM甚至更低。测试覆盖率(Coverage):对故障模型(stuck-at、transition、IDDQ、桥接等)的检测能力,直接决定漏测率(DTL,Defects That Escape)。测试时间(Test Time):决定单颗芯片占用机台的时间,直接影响UPH(Units Per Hour)与每颗测试成本。设备成本(Capex)
原创
博文更新于 2026.08.23 ·
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SoC层次化DFT与IEEE 1500嵌入式核心测试

SoC层次化DFT与IEEE 1500嵌入式核心测试摘要(149字) 随着SoC规模突破数十亿门级,传统扁平化DFT面临扫描链过长、ATPG耗时等瓶颈。层次化DFT通过将SoC拆分为独立测试的嵌入式核心(embedded core),配合IEEE 1500标准化的测试外壳(wrapper),实现"分核测试、顶层集成"的工程范式。每个核心配备串行/并行扫描接口(WSI/WSO/WPI/WPO)、指令寄存器(WIR)和边界单元(WBC),支持ws_scan_int、ws_bypass等测试模式。该方法能压缩测试
原创
博文更新于 2026.08.22 ·
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时序敏感测试与Transition故障检测技术

本文摘要(149字): 《时序敏感测试与Transition故障检测技术》深入解析了芯片测试中的关键延迟缺陷检测方法。文章首先指出传统stuck-at测试无法检测延迟缺陷的局限性,提出在真实工作频率下进行at-speed测试的必要性。核心内容涵盖Transition故障模型(STR/STF)、LOC/LOS两种测试模式对比,以及片上时钟控制技术(OCC)。重点分析了Launch-on-Capture(LOC)模式因其更好的时序可实现性而成为工业主流方案,同时介绍了STUMPGate等时钟控制架构。文章为IC
原创
博文更新于 2026.08.22 ·
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